Cadence與矽統合作65奈米以下製程 |益華電腦科技

電子設計自動化(EDA)公司通華電腦(Cadence)與IC設計廠矽統進行

合作，矽統針對其PC週邊與多媒體晶片65奈米製程設計，用

Cadence解決方案，進一步強化對數位電視及多媒體SoC晶片設計

的功耗需求，加強原有設計自動化之技術，並進一步使產品開發

流程最佳化，大幅提高產能並增進獲利能力。

Cadence指出，針對矽統科技尋求新降低功耗以及符合特殊晶片

設計規格的需求，提供完整數位設計到Signoff設計方法，其所採

用的技術與方法包括完整的數位流程，涵蓋邏輯設計的設計實現

、客製化/類比流程、驗證流程、功耗降低之方法，以及跨設計流

程具功耗意識(power-aware)的自動化設計功能。

矽統布局數位電視及多媒體晶片設計已久，針對晶片的功耗需求

，採用Encounter Conformal Low Power全晶片驗設計實現採用了

Encounter數位設計實現系統，而在加速功耗最佳化的需求則是運

用了Encounter Power System，在合成與時序分析方面則採用了

Encounter RTL Compiler以及Encounter Timing System。

Cadence進一步指出，矽統也將針對類比、RF、以及混合訊號等

複雜的設計需求，納入Cadence益華電腦的Virtuoso Multi-Mode

Simulation與Virtuoso Acclerated Parallel Simulator的設計、驗證以及

精確模擬等功能，

Cadence表示，針對包含USB3.0等以USB為基楚的設計，提供矽流

相對應的驗證IP。此外，Compliance Management System以獨特的

metric-based方法，協助進行protocol相容性驗證自動化。

矽統資深協理李志村表示，公司除以最短的上市時程為客戶提供

最佳設計，也要提供卓越的服務與支援，藉由更快速的上市時程

而得以更專注於獲利的提高。Cadence台灣區總經理張郁禮則指出

，Cadence提供解決方案，為需要在緊迫時程壓力下提供高品質

產品的客戶，強化產能與獲利能力。