巨有科技Synopsys Formality 解決方案 縮短設計時程 |巨有科技

新思科技(Synopsys)近日宣，IC設計服務廠商巨有科技(PGC)已運

用Synopsys的Formality解決方案，成功驗證具密集資料路徑(

datapath-intensive)之無線區域網路設計，且所需時間相較以往只

需1/5，有效縮短設計時程，提高生產力。

巨有科技技術設計經理李國賓表示，可預測的設計流程及達到客

戶對於時程的嚴格要求，是市場致勝關鍵，由於此項專案多於密

集資料路徑設計，因此工程人員選擇Synopsys的Design Compiler

Ultra解決方案，來同時確保時程、區域與功耗的最佳化，並在合

成與局繞線之間達成緊密聯結。

巨有科技以往採用舊式等效檢查器時，其設計人員必須耗費長達

數週的冗長時間，才能完成任務；如果在設計完成前突然需作修

正，便需面對遲試產時程的風險。李國賓強調，由於對時程的嚴

格要求，讓該公司相當注意為時數週的等校檢查所造成的風險，

因此投入大量時間與心力，希望在設計過程中達成有效的等效檢

查作業。

台灣新思科技業務經理黃耀慧指出，在利用Formality進行無線區域

網路設計的驗證之後，巨有科技的工程人員得以發揮DC Ultra的最

佳化效益，大富縮減設計時程、區域與功耗，並藉以達成對於設

計效能的目標。Formality能夠檢查及驗證Design Compiler Ultra所採

用的繁複最佳化應用，如資料路徑最佳化、全晶片相位及轉及時

序規劃等，這些關鍵時程與區域的最佳化方案，皆可透過Formality

的有效驗證而相得益彰。

目前巨有科技已將Disign Compiler Ultra與Formality應用至所有的設計

作業，整合這2項設計工具能協助巨有科技在快速研發週期之下獲

致高效能的設計結果，也有效提升競爭優勢。