Cadence提供ARM高階行動IP套裝開發環境

益華電腦(Cadence Design Systems, Inc.)與安謀(ARM)合作推出一個完整系統級晶片(SoC)開發環境，支援ARM全新的高階行動IP套裝，它採用了最新ARM Cortex-A72處理器、ARM Mali-T880 GPU與ARM CoreLink CCI-500快取資料一致互連(Cache Coherent Interconnect；CCI)解決方案。已開始供貨的是ARM Cortex-A72處理器專屬的Cadence參考流程，支援TSMC台積公司16奈米FinFET Plus等先進的製程。同時推出的還包括針對ARM Cortex-A72處理器和ARM Mali-T860及T880 GPUs的性能領先的ARM Artisan實體IP和 ARM POP IP，讓設計人員能夠達成積極的處理器效能與功耗目標。Cadence開發環境包括支援ARM高階行動IP套裝的數位與系統至晶片(system-to-silicon)驗證工具和IP，能加速複雜、高階行動設計的上市前置時間。為了支援這款處理器與ARM行動IP套裝，Cadence與ARM合作，透過定義從RTL合成到最終signoff的理想參考流程，使高階行動市場專屬的PPA最佳化為目標。該流程經過ARM內部的使用考驗，包括了Encounter數位設計實現系統、Encounter RTL編譯器、多個Encounter Conformal產品、Tempus時序Signoff解決方案、Quantus QRC萃取解決方案、Voltus IC電源完整性解決方案和實體驗證系統。整合Cadence Palladium XP系列與ARM Cortex-A72快速模組，就軟硬體協同開發、同步週期精準(cycle-accurate)軟硬體偵錯支援以及動態功耗分析(Dynamic Power Analysis；DPA)方面，相比於單獨模擬功能的解決方案，可使操作系統啟動時間加快50倍且執行速度加快10倍，通過現實的軟體負荷的功耗和預期效能之間取得絕佳平衡。實現Cadence Interconnect Workbench與ARM CoreLink CCI-500之間的整合，使自動產生的測試程式(testbenches)能夠符合ARM IP的多種可能組態。這些測試程式用來針對互連子系統執行週期精準的效能分析，使裝置效能最佳化，並加速上市前置時間。Cadence EDA產品策略長暨資深副總裁徐季平博士表示，「運用ARM Cortex-A72處理器，使Cadence的先進數位設計實現與signoff解決方案、系統級晶片驗證工具和IP最佳化，已經看到了早期高階行動客戶的豐碩成果。此外，雙方合作確保Cadence流程能夠讓客戶整合ARM Mali-T880 GPU與ARM CoreLink CCI-500，在先進製程實現最佳成果。支援最新ARM高階行動IP套裝的Cadence SoC開發環境已經通過嚴格測試，設計人員可以放心地採用這些新技術。」