Cadence的解決方案　加速快閃記憶體控制IC投產

電子設計廠商益華電腦近日宣布，台灣IC設計公司奇岩電子採用

CadenceR EncounterR RTL Compiler與Encounter Test，加速其快閃

記憶體控制IC投產成功，除了縮短產品上市前置時間，還協助降

低測試成本，同時也提高了產品的品質。

搭配Encounter RTL Compiler全面合成技術以及Encounter Test，奇

岩電子的設計團隊能將RTL到ATPG需要花費數星期的設計週期，

縮短僅僅到幾天。整合邏輯與DFT合成的單一流程實現了設計最

佳化、便利性和更高產能。先進的fault modeling功能與彈性化的

compression策略，掌握更高的品質，同時滿足測試人員達成針對

腳數成本 (pin-count cost) 的目標。

Encounter RTL Compiler與Encounter Test是益華電腦邏輯設計團隊

解決方案與數位設計實現產品線的主要產品。除了全面邏輯 - 測

試 - 合成單一流程之外，這個環境也能夠存取所有DFT功能，包

括Memory BIST、test point insertion、multiple compression

rchitectures與精密的masking for compression。整合式流程其他的核

心還包括超快速DFT規則檢查與RTL feedback、具功耗概念的

scan合成與ATPG解決方案，以及具備實體設計概念的scan合成等

。