Cadence為台積電設計參考流程 9.0版

全球電子設計廠商Cadence益華電腦宣布將針對台積電40奈米製程提供自動化、前段到後段完整的高良率、具功耗效率的設計流程，協助設計人員實現更快的產品量產時程。Cadence藉由設計參考流程9.0版，將功能拓展到台積電40奈米製程，涵蓋曝光顯影實體分析和更佳的統計靜態時序分析等功能。此外，Cadence版的台積公司設計參考流程支援Si2共通功率格式 (CPF) 已超過1年，現在更整合全新功能到Cadence低功耗解決方案，協助提供快速且提升晶片設計精確度的低功耗設計。Cadence透過台積電設計參考流程9.0版提供全新的直覺式半世代製程設計流程，支援台積公司40奈米製程技術；包括支援40奈米佈局與繞線規則、完整的可測試性設計(design-for-test)流程、漏電與時序、統計訊號完整性時序分析、階層架構曝光顯影實體/時序與漏電分析、階層架構與同步關鍵區域分析與最佳化、具CMP意識的區塊RC萃取、clock buffer佈局最佳化、multi-mode multi-corner分析，以及階層化金屬填充(dummy metal fill)等。台積電近日在Power Forward Initiative出版品「低功耗設計的實務指南 – CPF的使用經驗」中使用一個章節的篇幅，詳細說明了Cadence低功耗設計方法的實際運用。這份指南已經由Power Forward Initiative於2008年3月出版，並被下載2,500多次。最新的低功耗設計線上指南，可以免費在Power Forward Initiative 網站免費下載。