力晶創新投資控股公司公告| IPO贏家未上市股票交流網

1.專利、商標、著作或其他智慧財產權之內容:

電阻式記憶體結構及其製作方法

2.專利、商標、著作或其他智慧財產權之取得日期:104/01/20

3.取得專利、商標、著作或其他智慧財產權之成本:NT$307,370

4.其他應敘明事項:

一種電阻式記憶體單元，包含有至少一位元線，沿著第一方向延伸；至少一字元

線，設於一基底上，且沿著一第二方向延伸，與該位元線交叉；一硬遮罩層，位

於該字元線上，使該字元線與該位元線電性隔離；一第一記憶胞，設於該字元線

的一側壁上；以及一第二記憶胞，設於該字元線的另一側壁上。

1.專利、商標、著作或其他智慧財產權之內容:

非揮發性半導體儲存裝置以及其控制方法

2.專利、商標、著作或其他智慧財產權之取得日期:104/01/09

3.取得專利、商標、著作或其他智慧財產權之成本:NT$265,148

4.其他應敘明事項:

一非揮發性記憶體單元陣列被分為第一單元陣列以及第二單元陣列，頁面緩衝電

路設置於第一單元陣列以及第二單元陣列之間，且第二閂鎖電路設置於第一單元

陣列的外緣區域，且頁面緩衝電路透過第一單元陣列之總體位元線連接至上述第

二閂鎖電路。控制資料寫入至第一單元陣列或第二單元陣列係藉由在資料寫入時

，當寫入資料被閂鎖於第二閂鎖電路中之後，透過第一單元陣列之總體位元線將

寫入資料從第二閂鎖電路傳送至頁面緩衝電路。控制從第一單元陣列或第二單元

陣列讀取的資料輸出至外部電路係藉由在資料讀取時，透過第一單元陣列之總體

位元線將資料從頁面緩衝電路傳送至第二閂鎖電路。

1.專利、商標、著作或其他智慧財產權之內容:

垂直通道電晶體陣列及其製造方法

2.專利、商標、著作或其他智慧財產權之取得日期:103/10/21

3.取得專利、商標、著作或其他智慧財產權之成本:NT$63,500

4.其他應敘明事項:

一種垂直通道電晶體陣列，包括多條埋入式位元線、多條位元線接觸窗、多個埋

入式字元線與漏電流隔離結構。多個半導體柱構成垂直通道電晶體的主動區。多

條埋入式位元線平行設置於半導體基底中，在行方向延伸。多條位元線接觸窗分

別設置於埋入式位元線的一側。多個埋入式字元線，平行設置於埋入式位元線上

方，在列方向延伸，且隔著閘介電層而連接同一列之半導體柱。漏電流隔離結構

設置於埋入式位元線末端部分，以避免相鄰位元線接觸窗之間產生漏電流。

1.專利、商標、著作或其他智慧財產權之內容:

半導體元件的製造方法

2.專利、商標、著作或其他智慧財產權之取得日期:103/12/11

3.取得專利、商標、著作或其他智慧財產權之成本:NT$54,400

4.其他應敘明事項:

一種半導體元件的製造方法，包括下列步驟。首先，於基底上形成多個堆疊結構

，其中各堆疊結構由下而上依序包括穿隧介電層、浮置閘極、閘間介電層以及控

制閘極。接著，形成覆蓋於堆疊結構的第一介電層，其中第一介電層具有多個懸

突，懸突包覆堆疊結構之頂部。然後，進行乾式共形蝕刻製程，以共形地移除第

一介電層，直到移除位於控制閘極頂部的高度以下的第一介電層。接下來，於堆

疊結構上形成第二介電層，其中第二介電層連接相鄰的懸突，而在堆疊結構之間

形成氣隙。

公告本公司取得中華人民共和國國家知識產權局核發 CN 1487741專利

1.專利、商標、著作或其他智慧財產權之內容:

具有垂直通道電晶體的動態隨機存取記憶胞及陣列

2.專利、商標、著作或其他智慧財產權之取得日期:103/10/09

3.取得專利、商標、著作或其他智慧財產權之成本:NT$63,399

4.其他應敘明事項:

一種具有垂直通道電晶體的動態隨機存取記憶胞，包括半導體柱、汲極層、輔助

閘極、控制閘極、源極層、電容器。半導體柱構成垂直通道電晶體的主動區。汲

極層設置於半導體柱底部。輔助閘極隔著第一閘介電層而設置於汲極層附近。控

制閘極隔著第二閘介電層而設置於主動區附近。源極層設置於半導體柱頂部。電

容器電性連接源極層。

公告本公司取得中華人民共和國國家知識產權局核發 CN 1512524專利

1.專利、商標、著作或其他智慧財產權之內容:

動態隨機存取記憶體的電容器下電極的製造方法

2.專利、商標、著作或其他智慧財產權之取得日期:103/12/04

3.取得專利、商標、著作或其他智慧財產權之成本:NT$88,811

4.其他應敘明事項:

一種動態隨機存取記憶體的電容器下電極的製造方法包括下列步驟。提供具有記

憶胞區的基底。於基底的記憶胞區上形成多晶矽模板層。於多晶矽模板層上形成

支撐層。形成穿過支撐層、多晶矽模板層的多個開孔。至少於開孔所暴露的多晶

矽模板層上形成一襯層(liner layer)。於基底上形成實質上共形的導電層。移

除支撐層上的導電層，而形成多個電容器下電極。利用多晶矽模板層，可以製造

出外型輪廓良好(側向蝕刻少)的開孔，因此可以縮小元件尺寸。

1.專利、商標、著作或其他智慧財產權之內容:

半導體元件的製造方法

2.專利、商標、著作或其他智慧財產權之取得日期:103/10/01

3.取得專利、商標、著作或其他智慧財產權之成本:NT$287,172

4.其他應敘明事項:

一種半導體元件的製造方法，包括下列步驟。首先，於基底上形成多個堆疊結構，其

中各堆疊結構由下而上依序包括穿隧介電層、浮置閘極、閘間介電層以及控制閘極。

接著，形成覆蓋於堆疊結構的第一介電層，其中第一介電層具有多個懸突，懸突包覆

堆疊結構之頂部。然後，進行乾式共形蝕刻製程，以共形地移除第一介電層，直到移

除位於控制閘極頂部的高度以下的第一介電層。接下來，於堆疊結構上形成第二介電

層，其中第二介電層連接相鄰的懸突，而在堆疊結構之間形成氣隙。

1.專利、商標、著作或其他智慧財產權之內容:

動態隨機存取記憶體的電容器下電極的製造方法

2.專利、商標、著作或其他智慧財產權之取得日期:103/10/29

3.取得專利、商標、著作或其他智慧財產權之成本:NT$309,190

4.其他應敘明事項:

一種動態隨機存取記憶體的電容器下電極的製造方法包括下列步驟。提供具有記憶胞

區的基底。於基底的記憶胞區上形成多晶矽模板層。於多晶矽模板層上形成支撐層。

形成穿過支撐層、多晶矽模板層的多個開孔。至少於開孔所暴露的多晶矽模板層上形

成一襯層(liner layer)。於基底上形成實質上共形的導電層。移除支撐層上的導電

層，而形成多個電容器下電極。利用多晶矽模板層，可以製造出外型輪廓良好(側向

蝕刻少)的開孔，因此可以縮小元件尺寸。

1.專利、商標、著作或其他智慧財產權之內容:

一種半導體線路製程

2.專利、商標、著作或其他智慧財產權之取得日期:103/11/28

3.取得專利、商標、著作或其他智慧財產權之成本:NT$188,691

4.其他應敘明事項:

本發明提出了一種用以形成特定圖形特徵的半導體製程，其步驟包含：在一基底上形

成一目標層、一硬遮罩層、以及複數個等間隔排列的內核體，於該些內核體的側壁形

成間隙壁體，去除該些內核體使得該些間隙壁體在該硬遮罩層上呈間隔排列，以該些

間隙壁體為遮罩圖形化該硬遮罩層，去除一預定區域外的硬遮罩體，分別在該預定區

域最兩側的數個該硬遮罩體上覆蓋一光阻，最後，以該光阻與剩餘的硬遮罩體為遮罩

圖形化該目標層。

1.事實發生日:103/12/30

2.發生緣由:更正本公司103年11月份衍生性商品交易資訊，本公司非

以交易為目的，不符合避險會計之遠期契約，其未沖銷契約之本年度

認列未實現損益金額，應為新台幣(7,725)仟元，本公司誤植為新

台幣0仟元，特此更正。

3.因應措施:重新上傳至公開資訊觀測站。

4.其他應敘明事項:無

1.事實發生日:103/10/08

2.發生緣由:

Global Powertec CO., LTD.為提昇股東權益報酬率及增加股東資金運用效率，擬以

103年10月8日為基準日，辦理減資新台幣588,473,126元以退還股東股款，本公司減

少資本前實收資本額為美金19,754,500元，依歷次增資匯率換算，折合新台幣

588,473,449元，每股面額為美金10元，已發行股份總數為1,975,450股，辦理減少

資本新台幣588,473,126元，消除1,975,449股後，實收資本額為美金10元，折合

新台幣323元，已發行股份總數為1股。

3.因應措施:無。

4.其他應敘明事項:無。

1.事實發生日:103/10/01

2.發生緣由:

世仁投資於103年10月1日經董事會決議，為提昇股東權益報酬率及增加股東資金

運用效率，擬辦理減資新台幣954,500,000元以退還股東股款，共計消除已發行

股份95,450,000股，依股東所持股份比例減少之。

世仁投資原實收資本額為新台幣3,499,087,200元，

減資後實收資本為新台幣2,544,587,200元。

3.因應措施:無。

4.其他應敘明事項:

世仁投資預計減資基準日：待股東會決議後另召開董事會訂定之。

1.專利、商標、著作或其他智慧財產權之內容:

用於ＮＡＮＤ快閃記憶體技術領域的寫入方法

2.專利、商標、著作或其他智慧財產權之取得日期:103/09/01

3.取得專利、商標、著作或其他智慧財產權之成本:NT$122,100

4.其他應敘明事項:

一種NAND快閃記憶體的寫入方法、可以利用一自我升壓方案來減少在禁止寫入記

憶胞串的通道中之超額的電子,這些電子會引起寫入干擾。在升壓通道之前,可以

施加一負電壓到連接禁止寫入記憶胞串的字元線,來�妍吨W述的減少步驟,並且可

以產生高的寫入防護。另外,一列解碼器可以實現寫入操作,並且一檔案系統以上

述的寫入方案為基礎而實現增進檔案管理的效能。

1.專利、商標、著作或其他智慧財產權之內容:

用於ＮＡＮＤ快閃記憶體技術領域的寫入方法

2.專利、商標、著作或其他智慧財產權之取得日期:103/08/08

3.取得專利、商標、著作或其他智慧財產權之成本:NT$250,558

4.其他應敘明事項:

一種NAND快閃記憶體的寫入方法、可以利用一自我升壓方案來減少在禁止寫入記

憶胞串的通道中之超額的電子,這些電子會引起寫入干擾。在升壓通道之前,可以

施加一負電壓到連接禁止寫入記憶胞串的字元線,來�妍吨W述的減少步驟,並且可

以產生高的寫入防護。另外,一列解碼器可以實現寫入操作,並且一檔案系統以上

述的寫入方案為基礎而實現增進檔案管理的效能。

1.專利、商標、著作或其他智慧財產權之內容:

NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND

READING-OUT METHOD THEREFORE

2.專利、商標、著作或其他智慧財產權之取得日期:103/08/18

3.取得專利、商標、著作或其他智慧財產權之成本:NT$279,099

4.其他應敘明事項:

In a non-volatile semiconductor memory device outputting a data value

determined according to a majority rule by reading-out data from each

memory cell for an odd number of times, an odd number of latch circuits,

each of which comprises a capacitor for selectively holding a voltage of

each of the data read-out from the memory cell for the odd number of times

in sequence, is provided. The capacitor of each latch circuit is connected

in parallel after the capacitor of each latch circuit selectively holds the

voltage of each of the data read-out from the memory cell for the odd number

of times in sequence, and the data value is determined by the majority rule

based on a composite voltage of the capacitor of each latch circuit

connected in parallel.

1.專利、商標、著作或其他智慧財產權之內容:

NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND

WRITE-IN METHOD THEREOF

2.專利、商標、著作或其他智慧財產權之取得日期:103/07/27

3.取得專利、商標、著作或其他智慧財產權之成本:NT$794,264

4.其他應敘明事項:

A non-volatile semiconductor memory device, comprising: a non-volatile

memory array, storing multi-values by setting a plurality of different

threshold voltages for each memory cell, and a control circuit, controlling

a write-in operation to the memory cell array. When data have been written

into the memory cell, the control circuit selects an adjacent word line,

uses an erasing level to perform write-in which is weaker than the data

write-in, and verifies soft programming of the amount of one page, such

that a narrow-banded erasing level distribution is realized in an adjacent

memory cell.

1.專利、商標、著作或其他智慧財產權之內容:

內部電壓調整電路、內部電壓調整方法以及半導體裝置

2.專利、商標、著作或其他智慧財產權之取得日期:103/07/01

3.取得專利、商標、著作或其他智慧財產權之成本:NT$185,637

4.其他應敘明事項:

一種內部電壓調整電路，包括：一控制裝置，利用一時脈的計數值的變化調整一內部

電壓，其中一半導體裝置的一內部電壓產生器產生該內部電壓，一時脈產生器根據流

過該時脈產生器之一電源電流源之一電晶體的電流產生該時脈；其中當一預定參考電

壓施加至該電晶體之控制端時，該控制裝置計數該時脈產生器所產生之該時脈的第一

計數值，當該內部電壓施加至該電晶體之該控制端時，該控制裝置計數該時脈產生器

所產生之該時脈的第二計數值，且該控制裝置控制該內部電壓產生器所產生之該內部

電壓以使該第二計數值實質上與該第一計數值一致。

1.專利、商標、著作或其他智慧財產權之內容:

非揮發性記憶體及其製造方法

2.專利、商標、著作或其他智慧財產權之取得日期:103/07/07

3.取得專利、商標、著作或其他智慧財產權之成本:NT$152,731

4.其他應敘明事項:

本發明提出一種非揮發性記憶體具有穿隧介電層、浮置閘極、控制閘極、閘間介電層、

第一摻雜區與第二摻雜區。穿隧介電層配置於基底上。浮置閘極配置於穿隧介電層上，

且浮置閘極具有凸出部。控制閘極配置於浮置閘極上方，並覆蓋、環繞凸出部。其中，

浮置閘極的凸出部無論從任何方向(例如位元線或字元線方向或位元線及字元線間所夾

任何角度的方向)皆被控制閘極完全包覆、環繞在裡面。閘間介電層配置於浮置閘極與

控制閘極之間。第一摻雜區與第二摻雜區分別配置於控制閘極二側的基底中。

1.專利、商標、著作或其他智慧財產權之內容:

垂直通道電晶體陣列及其製造方法

2.專利、商標、著作或其他智慧財產權之取得日期:103/08/15

3.取得專利、商標、著作或其他智慧財產權之成本:NT$454,865

4.其他應敘明事項:

一種垂直通道電晶體陣列，包括多條埋入式位元線、多條位元線接觸窗、多個埋入式

字元線與漏電流隔離結構。多個半導體柱構成垂直通道電晶體的主動區。多條埋入式

位元線平行設置於半導體基底中，在行方向延伸。多條位元線接觸窗分別設置於埋入

式位元線的一側。多個埋入式字元線，平行設置於埋入式位元線上方，在列方向延伸，

且隔著閘介電層而連接同一列之半導體柱。漏電流隔離結構設置於埋入式位元線末端

部分，以避免相鄰位元線接觸窗之間產生漏電流。

1.專利、商標、著作或其他智慧財產權之內容:

非揮發性半導體記憶裝置及其讀出方法

2.專利、商標、著作或其他智慧財產權之取得日期:103/09/16

3.取得專利、商標、著作或其他智慧財產權之成本:NT$200,728

4.其他應敘明事項:

本發明提供一種可防止通道升壓、防止電流從位元線流至源極線且縮短資料讀取所需

的感測時間的非揮發性半導體裝置及其讀出方法。此非揮發性半導體裝置包括：複數

的記憶體串，由分別連接至各字元線的複數記憶胞串連而成，每個記憶體串透過第一

及第二選擇閘電晶體連接於位元線與源極線之間；控制電路，控制第一及第二選擇閘

電晶體，使得當字元線的電壓上升至既定的位準用以讀出記憶胞中的資料時，第一選

擇閘電晶體導通且第二選擇閘電晶體關閉的第一狀態以及第一選擇閘電晶體關閉且第

二選擇閘電晶體導通的第二狀態交互產生。